Circuiti logici MOS combinatori

I circuiti logici combinatori o porte, che eseguono operazioni booleane su più variabili di ingresso e determinano le uscite come funzioni booleane degli ingressi, sono gli elementi costitutivi di base di tutti i sistemi digitali. Esamineremo semplici configurazioni di circuiti come porte NAND e NOR a due ingressi e poi espanderemo la nostra analisi a casi più generali di strutture circuitali a più ingressi.

Successivamente, i circuiti logici CMOS verranno presentati in modo simile. Sottolineeremo le somiglianze e le differenze tra la logica del carico di svuotamento nMOS e i circuiti logici CMOS e sottolineeremo i vantaggi delle porte CMOS con esempi. Nella sua forma più generale, un circuito logico combinatorio, o gate, che esegue una funzione booleana può essere rappresentato come un sistema a ingressi multipli e uscita singola, come illustrato nella figura.

Le tensioni di nodo, riferite al potenziale di terra, rappresentano tutte le variabili di ingresso. Utilizzando la convenzione logica positiva, il valore booleano (o logico) di "1" può essere rappresentato da un'alta tensione di VDD, e il valore booleano (o logico) di "0" può essere rappresentato da una bassa tensione di 0. L'uscita il nodo è caricato con una capacità C L , che rappresenta le capacità combinate del dispositivo parassita nel circuito.

Circuiti logici CMOS

CMOS Due ingressi NOR Gate

Il circuito è costituito da una n-net collegata in parallelo e da una p-net complementare collegata in serie. Le tensioni di ingresso V X e V Y sono applicate alle porte di un transistor nMOS e di un transistor pMOS.

Quando uno o entrambi gli ingressi sono alti, cioè quando n-net crea un percorso conduttivo tra il nodo di uscita e il suolo, il p-net viene tagliato. Se entrambe le tensioni di ingresso sono basse, ovvero n-net è interrotto, allora p-net crea un percorso conduttivo tra il nodo di uscita e la tensione di alimentazione.

Per ogni data combinazione di ingresso, la struttura del circuito complementare è tale che l'uscita è collegata a V DD o a terra tramite un percorso a bassa resistenza e un percorso di corrente CC tra V DD e terra non è stabilito per nessuna combinazione di ingresso. La tensione di uscita del CMOS, due porte NOR di ingresso otterrà una bassa tensione logica di V OL = 0 e una tensione alta logica di V OH = V DD . L'equazione della tensione di soglia di commutazione V th è data da

$$ V_ {th} \ left (NOR2 \ right) = \ frac {V_ {T, n} + \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n}} \ sinistra (V_ {DD} - \ left | V_ {T, p} \ right | \ right)}} {1+ \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n }}}} $$

Layout di CMOS a 2 ingressi NOR Gate

La figura mostra un layout di esempio del gate NOR a 2 ingressi CMOS, utilizzando metallo a strato singolo e polisilicio a strato singolo. Le caratteristiche di questo layout sono:

  • Singole polilinee verticali per ogni ingresso
  • Singole forme attive rispettivamente per i dispositivi N e P.
  • Bus di metallo che corrono orizzontalmente

Il diagramma dello stick per il gate CMOS N0R2 è mostrato nella figura sotto riportata; che corrisponde direttamente al layout, ma non contiene le informazioni W e L. Le aree di diffusione sono rappresentate da rettangoli, le connessioni metalliche e le linee continue e i cerchi rappresentano rispettivamente i contatti e le strisce tratteggiate rappresentano le colonne di polisilicio. Il diagramma Stick è utile per pianificare una topologia di layout ottimale.

Gate NAND a due ingressi CMOS

Lo schema del circuito della porta NAND CMOS a due ingressi è riportato nella figura seguente.

Il principio di funzionamento del circuito è esattamente duplice del funzionamento NOR a due ingressi CMOS. La n - net composta da due transistor nMOS collegati in serie crea un percorso conduttivo tra il nodo di uscita e la massa, se entrambe le tensioni di ingresso sono logiche alte. Entrambi i transistor pMOS collegati in parallelo in p-net saranno spenti.

Per tutte le altre combinazioni di ingresso, uno o entrambi i transistor pMOS saranno accesi, mentre p - net viene interrotto, creando così un percorso di corrente tra il nodo di uscita e la tensione di alimentazione. La soglia di commutazione per questa porta si ottiene come -

$$ V_ {th} \ left (NAND2 \ right) = \ frac {V_ {T, n} +2 \ sqrt {\ frac {k_ {p}} {k_ {n}} \ left (V_ {DD} - \ left | V_ {T, p} \ right | \ right)}} {1 + 2 \ sqrt {\ frac {k_ {p}} {k_ {n}}}} $$

Le caratteristiche di questo layout sono le seguenti:

  • Singole linee di polisilicio per gli ingressi corrono verticalmente su entrambe le regioni attive N e P.
  • Le singole forme attive vengono utilizzate per creare sia dispositivi nMOS che dispositivi pMOS.
  • Il bus di alimentazione funziona in orizzontale nella parte superiore e inferiore del layout.
  • I cavi di uscita corrono orizzontalmente per un facile collegamento al circuito adiacente.

Circuiti logici complessi

Porta logica complessa del carico di esaurimento NMOS

Per realizzare funzioni complesse di più variabili di ingresso, le strutture circuitali di base ei principi di progettazione sviluppati per NOR e NAND possono essere estesi a porte logiche complesse. La capacità di realizzare funzioni logiche complesse, utilizzando un piccolo numero di transistor è una delle caratteristiche più interessanti dei circuiti logici nMOS e CMOS. Considera la seguente funzione booleana come esempio.

$$ \ overline {Z = P \ sinistra (S + T \ destra) + QR} $$

La porta logica complessa nMOS esaurimento-carico utilizzata per realizzare questa funzione è mostrata in figura. In questa figura, il ramo driver nMOS sinistro di tre transistor driver viene utilizzato per eseguire la funzione logica P (S + T), mentre il ramo di destra esegue la funzione QR. Collegando i due rami in parallelo e posizionando il transistor di carico tra il nodo di uscita e la tensione di alimentazioneVDD,otteniamo la funzione complessa data. Ogni variabile di input è assegnata a un solo driver.

L'ispezione della topologia del circuito fornisce semplici principi di progettazione della rete pull-down -

  • Le operazioni OR vengono eseguite da driver collegati in parallelo.
  • Le operazioni AND vengono eseguite da driver collegati in serie.
  • L'inversione è fornita dalla natura del funzionamento del circuito MOS.

Se tutte le variabili di input sono logiche nel circuito che realizza la funzione, il driver equivalente (W/L) il rapporto della rete pull-down composta da cinque transistor nMOS è

$$ \ frac {W} {L} = \ frac {1} {\ frac {1} {\ left (W / L \ right) Q} + \ frac {1} {\ left (W / L \ right) R}} + \ frac {1} {\ frac {1} {\ sinistra (W / L \ destra) P} + \ frac {1} {\ sinistra (W / L \ destra) S + \ sinistra (W / L \ right) Q}} $$

Porte logiche CMOS complesse

La realizzazione della rete n-net, o rete pull-down, si basa sugli stessi principi di progettazione di base esaminati per la porta logica complessa del carico di svuotamento nMOS. La rete pull-up pMOS deve essere la doppia rete di n-net.

Significa che tutte le connessioni parallele nella rete nMOS corrisponderanno a una connessione in serie nella rete pMOS e tutte le connessioni in serie nella rete nMOS corrispondono a una connessione parallela nella rete pMOS. La figura mostra una semplice costruzione del grafico dual p-net (pull-up) dal grafico n-net (pull-down).

Ogni transistor driver nella rete pull-down è mostrato da ai e ogni nodo è mostrato da un vertice nel grafico a discesa. Successivamente, un nuovo vertice viene creato all'interno di ciascuna area delimitata nel grafo pull ei vertici vicini sono collegati da bordi che attraversano ciascun bordo nel grafo a discesa solo una volta. Questo nuovo grafico mostra la rete pull-up.

Tecnica di layout che utilizza il metodo del grafico di Eulero

La figura mostra l'implementazione CMOS di una funzione complessa e il suo diagramma a stick eseguito con un ordinamento arbitrario dei gate che fornisce un layout molto non ottimale per il gate CMOS.

In questo caso, la separazione tra le colonne di polisilicio deve consentire la separazione tra diffusione e diffusione. Ciò consuma certamente una quantità considerevole di area di silicio extra.

Utilizzando il percorso di Eulero, possiamo ottenere un layout ottimale. Il percorso di Eulero è definito come un percorso ininterrotto che attraversa ciascun bordo (ramo) del grafico esattamente una volta. Trova il percorso di Eulero sia nel grafico ad albero a tendina che nel grafico ad albero a comparsa con lo stesso ordine degli input.