Progettazione VLSI - Circuiti logici MOS sequenziali
I circuiti logici sono divisi in due categorie: (a) circuiti combinatori e (b) circuiti sequenziali.
Nei circuiti combinatori, l'uscita dipende solo dalle condizioni degli ultimi ingressi.
Nei circuiti sequenziali, l'uscita dipende non solo dagli ultimi ingressi, ma anche dalle condizioni degli ingressi precedenti. I circuiti sequenziali contengono elementi di memoria.
I circuiti sequenziali sono di tre tipi:
Bistable- I circuiti bistabili hanno due punti operativi stabili e si troveranno in uno degli stati. Esempio: celle di memoria, latch, flip-flop e registri.
Monostable- I circuiti monostabili hanno un solo punto di funzionamento stabile e anche se temporaneamente perturbati allo stato opposto, torneranno nel tempo al loro punto di funzionamento stabile. Esempio: timer, generatori di impulsi.
Astable- i circuiti non hanno un punto di lavoro stabile e oscillano tra più stati. Esempio: oscillatore ad anello.
Circuiti logici CMOS
SR Latch basato su NOR Gate
Se l'ingresso impostato (S) è uguale alla logica "1" e l'ingresso di reset è uguale alla logica "0." quindi l'uscita Q sarà forzata a logica "1". Mentre $ \ overline {Q} $ è forzato alla logica"0". Ciò significa che verrà impostato il latch SR, indipendentemente dal suo stato precedente.
Allo stesso modo, se S è uguale a "0" e R è uguale a "1" quindi l'uscita Q sarà forzata a "0" mentre $ \ overline {Q} $ è forzato a "1". Ciò significa che il latch viene ripristinato, indipendentemente dal suo stato precedentemente mantenuto. Infine, se entrambi gli ingressi S e R sono uguali alla logica"1" quindi entrambe le uscite saranno forzate alla logica "0" che è in conflitto con la complementarità di Q e $ \ overline {Q} $.
Pertanto, questa combinazione di input non è consentita durante il normale funzionamento. La tabella di verità di SR Latch basato su NOR è riportata nella tabella.
| S | R | Q | $ \ overline {Q} $ | Operazione |
|---|---|---|---|---|
| 0 | 0 | Q | $ \ overline {Q} $ | Aspetta |
| 1 | 0 | 1 | 0 | Impostato |
| 0 | 1 | 0 | 1 | Ripristina |
| 1 | 1 | 0 | 0 | Non autorizzato |
Il latch CMOS SR basato sul gate NOR è mostrato nella figura sotto.
Se S è uguale a V OH e R è uguale a V OL , entrambi i transistori M1 e M2 collegati in parallelo saranno ON. La tensione sul nodo $ \ overline {Q} $ assumerà un livello logico basso di V OL = 0.
Allo stesso tempo, sia M3 che M4 sono spenti, il che si traduce in una tensione logica alta V OH al nodo Q.Se R è uguale a V OH e S è uguale a V OL , M1 e M2 si spengono e M3 e M4 accesi.
SR Latch basato su NAND Gate
La figura mostra il diagramma a blocchi e lo schema a livello di gate del latch SR basato su NAND. I piccoli cerchi sui terminali di ingresso S e R indicano che il circuito risponde ai segnali di ingresso bassi attivi. La tabella di verità del latch SR basato su NAND è riportata nella tabella
| S | R | Q | Q ′ | |
| 0 | 0 | NC | NC | Nessun cambiamento. Latch è rimasto nello stato attuale. |
| 1 | 0 | 1 | 0 | Fermo SET. |
| 0 | 1 | 0 | 1 | Latch RESET. |
| 1 | 1 | 0 | 0 | Condizione non valida. |
Se S va a 0 (mentre R = 1), Q va alto, tirando $ \ overline {Q} $ basso e il latch entra nello stato Set
S = 0 quindi Q = 1 (se R = 1)
Se R va a 0 (mentre S = 1), Q va alto, tirando $ \ overline {Q} $ basso e il latch è Reset
R = 0 quindi Q = 1 (se S = 1)
Lo stato di mantenimento richiede che sia S che R siano alti. Se S = R = 0, l'uscita non è consentita, poiché risulterebbe in uno stato indeterminato. La figura mostra il CMOS SR Latch basato su NAND Gate.
La figura mostra il carico a svuotamento nMOS SR Latch basato su NAND Gate. L'operazione è simile a quella del latch CMOS NAND SR. L'implementazione del circuito CMOS ha una bassa dissipazione di potenza statica e un elevato margine di rumore.
Circuiti logici CMOS
Chiusura SR con clock
La figura mostra un latch SR basato su NOR con un orologio aggiunto. Il latch risponde agli ingressi S e R solo quando CLK è alto.
Quando CLK è basso, il latch mantiene il suo stato corrente. Osserva che Q cambia stato -
- Quando S va alto durante CLK positivo.
- Sul fronte di CLK iniziale dopo i cambiamenti in S & R durante il tempo basso di CLK.
- Un problema tecnico positivo in S mentre CLK è alto
- Quando R diventa alto durante CLK positivo.
La figura mostra l'implementazione CMOS AOI del latch SR basato su NOR con clock. Si noti che sono necessari solo 12 transistor.
Quando CLK è basso, due terminali in serie nell'albero N sono aperti e due transistor paralleli nell'albero P sono ON, mantenendo così lo stato nella cella di memoria.
Quando il clock è alto, il circuito diventa semplicemente un latch CMOS basato su NOR che risponderà agli ingressi S e R.
Clocked SR Latch based on NAND Gate
Il circuito è implementato con quattro porte NAND. Se questo circuito è implementato con CMOS, richiede 16 transistor.
- Il latch risponde a S o R solo se CLK è alto.
- Se entrambi i segnali di ingresso e i segnali CLK sono attivi alti: cioè, l'uscita latch Q verrà impostata quando CLK = "1" S = "1" e R = "0"
- Allo stesso modo, il latch verrà ripristinato quando CLK = "1", S = "0" e
Quando CLK è basso, il latch mantiene il suo stato attuale.
Chiusura JK con orologio
La figura sopra mostra un latch JK con clock, basato su porte NAND. Lo svantaggio di un latch SR è che quando sia S che R sono alti, il suo stato di uscita diventa indeterminato. Il latch JK elimina questo problema utilizzando il feedback dall'output all'input, in modo tale che tutti gli stati di input della tabella della verità siano consentiti. Se J = K = 0, il latch manterrà il suo stato attuale.
Se J = 1 e K = 0, il latch verrà impostato sul successivo fronte di clock positivo, ovvero Q = 1, $ \ overline {Q} $ = 0
Se J = 0 e K = 1, il latch si resetterà al successivo fronte di clock positivo, cioè Q = 1 e $ \ overline {Q} $ = 0.
Se J = K = 1, il latch si attiverà al successivo fronte di clock positivo
Il funzionamento del latch JK con clock è riassunto nella tabella di verità riportata in tabella.
J |
K |
Q |
$ \ overline {Q} $ | S |
R |
Q |
$ \ overline {Q} $ | Operation |
| 0 | 0 | 0 | 1 | 1 | 1 | 0 | 1 | Aspetta |
| 1 | 0 | 1 | 1 | 1 | 0 | |||
| 0 | 1 | 0 | 1 | 1 | 1 | 0 | 1 | Ripristina |
| 1 | 0 | 1 | 0 | 0 | 1 | |||
| 1 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | Impostato |
| 1 | 0 | 1 | 1 | 1 | 0 | |||
| 1 | 1 | 0 | 1 | 0 | 1 | 1 | 0 | toggle |
| 1 | 0 | 1 | 0 | 0 | 1 |
Implementazione Latch CMOS D
Il latch D è normalmente implementato con interruttori di gate di trasmissione (TG) come mostrato in figura. L'ingresso TG si attiva con CLK mentre l'anello di retroazione latch TG si attiva con CLK. L'ingresso D viene accettato quando CLK è alto. Quando CLK va basso, l'ingresso è a circuito aperto e il latch è impostato con i dati precedenti D.