Circuiti digitali - Fermi
Esistono due tipi di elementi di memoria in base al tipo di trigger adatto per azionarlo.
- Latches
- Flip-flops
I fermi funzionano con il segnale di abilitazione, che è level sensitive. Considerando che, le infradito sono sensibili ai bordi. Discuteremo delle infradito nel prossimo capitolo. Ora, parliamo di SR Latch e D Latch uno per uno.
SR Latch
SR Latch è anche chiamato come Set Reset Latch. Questo latch influisce sulle uscite fintanto che l'abilitazione, E è mantenuta a '1'. Ilcircuit diagram di SR Latch è mostrato nella figura seguente.
Questo circuito ha due ingressi S & R e due uscite Q (t) e Q (t) '. Ilupper NOR gate ha due ingressi R & complemento dello stato attuale, Q (t) 'e produce lo stato successivo, Q (t + 1) quando abilitato, E è' 1 '.
Allo stesso modo, il lower NOR gate ha due ingressi S & stato attuale, Q (t) e produce il complemento dello stato successivo, Q (t + 1) 'quando abilitato, E è' 1 '.
Sappiamo che a 2-input NOR gateproduce un output, che è il complemento di un altro input quando uno degli input è '0'. Allo stesso modo, produce un output "0", quando uno degli input è "1".
Se S = 1, lo stato successivo Q (t + 1) sarà uguale a '1' indipendentemente dallo stato attuale, i valori Q (t).
Se R = 1, lo stato successivo Q (t + 1) sarà uguale a '0' indipendentemente dallo stato attuale, i valori Q (t).
In qualsiasi momento, solo questi due input dovrebbero essere "1". Se entrambi gli ingressi sono "1", il valore Q (t + 1) dello stato successivo non è definito.
La tabella seguente mostra il file state table di SR latch.
| S | R | Q (t + 1) |
|---|---|---|
| 0 | 0 | Q (t) |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | - |
Pertanto, SR Latch esegue tre tipi di funzioni come Hold, Set & Reset in base alle condizioni di ingresso.
D Latch
C'è uno svantaggio di SR Latch. Questo è il valore di stato successivo che non può essere previsto quando entrambi gli ingressi S e R sono uno. Quindi, possiamo superare questa difficoltà con D Latch. È anche chiamato Data Latch. Ilcircuit diagram di D Latch è mostrato nella figura seguente.
Questo circuito ha un singolo ingresso D e due uscite Q (t) e Q (t) '. D Latch si ottiene da SR Latch inserendo un inverter tra gli ingressi S amp; & R e collegando l'ingresso D a S. Ciò significa che abbiamo eliminato le combinazioni di S & R che hanno lo stesso valore.
Se D = 0 → S = 0 & R = 1, lo stato successivo Q (t + 1) sarà uguale a '0' indipendentemente dallo stato attuale, i valori Q (t). Ciò corrisponde alla seconda riga della tabella di stato SR Latch.
Se D = 1 → S = 1 & R = 0, lo stato successivo Q (t + 1) sarà uguale a '1' indipendentemente dallo stato attuale, i valori Q (t). Ciò corrisponde alla terza riga della tabella di stato SR Latch.
La tabella seguente mostra il file state table di D latch.
| D | Q (t + 1) |
|---|---|
| 0 | 0 |
| 1 | 1 |
Pertanto, D Latch mantiene le informazioni disponibili sull'input dei dati, D. Ciò significa che l'uscita di D Latch è sensibile ai cambiamenti nell'ingresso, D fintanto che l'abilitazione è High.
In questo capitolo, abbiamo implementato vari Latch fornendo l'accoppiamento incrociato tra le porte NOR. Allo stesso modo, puoi implementare questi Latch utilizzando porte NAND.